7. Tạo code VHDL từ Xilinx System Generator - Một trong những lợi thế của Xilinx System Generator là khả năng tạo ra code HDL từ thiết kế của mình. Hãy chắc chúng ta sử dụng bản gốc mô hình sg tut1 đã xây dựng từ các khối cơ bản và không phải là người sử dụng Co-simulation. Bằng cách làm theo các bước dưới đây chúng ta có thể tạo ra code VHDL và phân tích thiết kế sử dụng phần mềm Xilinx ISE. - Tiến hành chuyển đổi: + Trước tiên chúng ta phải đảm bảo thời gian chờ của khối multiplier và trong tab ' Implementation ' chúng ta chọn "embedded multiplier", và chọn “Use behavioral HDL” . + Kích đúp vào khối System Generator và thiếp lập theo các bước sau: • Compilation: HDL Netlist • Part: Spartan6 xc6slx16-2csg324 • Synthesis Tool: XST • Hardware Description Language: VHDL • Target Directory: ./ise • Create Testbench: unchecked • FPGA System Clock Period (ns): 10 + Nhấn Generate để tạo code HDL và các tập tin project ISE. + Select Start → All Programs → Development → Xilinx → ISE Design Suite 14.6 → ISE + Mở project đã tạo bằng cách chọn File → Open Project và chọn sg tut 1.xise trong thư mục project ISE. - Chúng ta sẽ thấy trong phần mềm là code VHDL của thiết kế đã tạo trong Simulink. Các bạn có thể chỉnh sửa hoặc chạy kiểm tra và xem sơ đồ mạch trong ISE. 8.TÓM LẠI. - Trong 6 bài hướng dẫn chúng ta đã sử dụng Xilinx System Generator để thực hiện các mô phỏng, tạo các thiết kế DSP từ các khối Xilinx System Generator trên môi trường Simulink và nạp chúng vào phần cứng FPGA để kiểm tra. Bài 6 là bài kết thúc hướng dẫn Xilinx System Generator. Các bạn có thắc mắc gì thì cmt hoạc liên hệ mình theo Face ở chữ kí. Cảm ơn.
