--*** Các nguồn code down tại đây
4. RTL Verification
--- Tổng hợp High-Level có thể tái sử dụng test bench C để xác minh, kiểm tra RTL sử dụng mô phỏng.
- Bước 1. Nhấp vào nút trên thanh công cụ Run C/RTL Cosimulation hoặc menu Solution => Run C/RTL Cosimulation.
- Bước 2. Bấm OK trong hộp thoại C/RTL Cosimulation để thực hiện mô phỏng RTL.
-- Tùy chọn mặc định cho RTL Co-simulation là thực hiện mô phỏng sử dụng công cụ mô phỏng Vivado và Verilog RTL. Để thực hiện việc xác minh bằng cách sử dụng công cụ mô phỏng khác, VHDL hoặc SystemC RTL bạn có thể chỉnh trong hộp thoại RTL Co-simulation.
-- Khi RTL Co-simulation hoàn thành, báo cáo tự động mở ra trong Information pane, và Console hiển thị các thông báo như trong hình 15. Đây là thông điệp được tạo ra vào cuối mô phỏng.
o Test bench C tạo vectơ đầu vào cho việc thiết kế RTL.
o Thiết kế RTL là mô phỏng.
o Các vectơ đầu ra từ RTL được áp dụng trở lại test bench C và kết quả kiểm tra tại các test bench xác minh lại kết quả có chính xác hay không.
5. Tạo IP.
-- Bước cuối cùng trong luồng High-Level Synthesis là đóng gói thiết kế như là một khối IP để sử dụng với các công cụ khác trong Xilinx Design Suite.
- Bước 1. Nhấp vào nút thanh công cụ Export RTL hoặc trong menu Solution => Export RTL.
- Bước 2. Chọn Format Selection trong IP Catalog.
- Bước 3. Nhấp OK.
-- Việc đóng gói IP tạo ra một gói cho Vivado IP Catalog. (Một dạng Synthesized Checkpoint cho Vivado hoặc một Pcore cho Xilinx Platform Studio.)
- Bước 4. Mở rộng Solution1 trong Explorer.
- Bước 5. Mở rộng thư mục impl tạo ra bởi lệnh Export RTL.
- Bước 6. Mở rộng thư mục ip và tìm ra IP đóng gói là một tập tin zip, sẵn sàng cho việc thêm vào Vivado IP Catalog (hình 16).
-- Lưu ý, trong hình 16, nếu bạn mở rộng các thư mục Verilog hoặc VHDL bên trong thư mục impl, có một dự án Vivado đã được tạo sẵn và bạn có thể mở trong Vivado Design Suite.
4. RTL Verification
--- Tổng hợp High-Level có thể tái sử dụng test bench C để xác minh, kiểm tra RTL sử dụng mô phỏng.
- Bước 1. Nhấp vào nút trên thanh công cụ Run C/RTL Cosimulation hoặc menu Solution => Run C/RTL Cosimulation.
- Bước 2. Bấm OK trong hộp thoại C/RTL Cosimulation để thực hiện mô phỏng RTL.
-- Tùy chọn mặc định cho RTL Co-simulation là thực hiện mô phỏng sử dụng công cụ mô phỏng Vivado và Verilog RTL. Để thực hiện việc xác minh bằng cách sử dụng công cụ mô phỏng khác, VHDL hoặc SystemC RTL bạn có thể chỉnh trong hộp thoại RTL Co-simulation.
-- Khi RTL Co-simulation hoàn thành, báo cáo tự động mở ra trong Information pane, và Console hiển thị các thông báo như trong hình 15. Đây là thông điệp được tạo ra vào cuối mô phỏng.
o Test bench C tạo vectơ đầu vào cho việc thiết kế RTL.
o Thiết kế RTL là mô phỏng.
o Các vectơ đầu ra từ RTL được áp dụng trở lại test bench C và kết quả kiểm tra tại các test bench xác minh lại kết quả có chính xác hay không.
5. Tạo IP.
-- Bước cuối cùng trong luồng High-Level Synthesis là đóng gói thiết kế như là một khối IP để sử dụng với các công cụ khác trong Xilinx Design Suite.
- Bước 1. Nhấp vào nút thanh công cụ Export RTL hoặc trong menu Solution => Export RTL.
- Bước 2. Chọn Format Selection trong IP Catalog.
- Bước 3. Nhấp OK.
-- Việc đóng gói IP tạo ra một gói cho Vivado IP Catalog. (Một dạng Synthesized Checkpoint cho Vivado hoặc một Pcore cho Xilinx Platform Studio.)
- Bước 4. Mở rộng Solution1 trong Explorer.
- Bước 5. Mở rộng thư mục impl tạo ra bởi lệnh Export RTL.
- Bước 6. Mở rộng thư mục ip và tìm ra IP đóng gói là một tập tin zip, sẵn sàng cho việc thêm vào Vivado IP Catalog (hình 16).
-- Lưu ý, trong hình 16, nếu bạn mở rộng các thư mục Verilog hoặc VHDL bên trong thư mục impl, có một dự án Vivado đã được tạo sẵn và bạn có thể mở trong Vivado Design Suite.
